跟着工业检测和进程操控对数据收集带宽和精度要求的继续提高，高速数据收集体系的采样率已从传统的几十千赫兹迈入百兆赫兹乃至吉赫兹量级。在如此高的信号频率下，PCB走线不再是简略的导线衔接，而是具有散布参数的传输线，信号完好性问题变得极为杰出。某型电力设备部分放电在线位ADC，在原型板测验中发现ADC输出的信噪比（SNR）比数据手册标称值低8dB，经排查确认是模仿输入通道的信号完好性问题所造成的。这一事例标明，即使选用了高功能的ADC芯片，假如PCB规划不妥，体系功能仍将大打折扣。
传输线效应是高速信号完好性规划的根底问题。当信号的上升时刻短于信号在走线上往复传达时刻的两倍时，走线有必要视为传输线进行阻抗匹配规划，否则将发生严峻的信号反射。关于FR4基材的PCB，信号传达速度约为15厘米每纳秒，当走线长度超越信号上升时刻对应传达间隔的六分之一时，即需进行阻抗操控。关于上升时刻为100皮秒的LVDS信号，临界长度约为2.5厘米——这在某种程度上预示着在高速数据收集板卡上，简直一切走线都需求视为传输线。阻抗不匹配导致的反射会引发信号过冲、下冲和振铃，严峻时或许会引起ADC输入过载或时钟颤动恶化。
差分走线是高速数据收集中最常用的信号传输办法。差分信号对共模搅扰具有天然的按捺才干，且电磁辐射水平远低于单端信号。差分走线规划的中心原则是等长和等距。等长保证两根差分线的传达推迟匹配，差分信号在接纳端坚持杰出的对称性；等距则保证差分阻抗的一致性。关于100欧姆差分阻抗的LVDS走线，线宽和线%以内时，阻抗差错可操控在±5%以内。实践规划中，等长匹配一般经过在较短的一根线上添加蛇形走线来完成，但蛇形走线自身会发生阻抗不接连和串扰，需求操控蛇形走线的起伏和间隔。
串扰是高速PCB规划中有必要要点管控的信号完好性问题。串扰分为近端串扰和远端串扰，前者在搅扰源的同一端丈量，后者在对端丈量。在微带线结构中，近端串扰系数一般为0.1至0.2，远端串扰系数与耦合长度和信号上升时刻有关。下降串扰的有用办法包含：增大走线倍线宽）、在要害信号线之间刺进地线屏蔽、缩短平行走线的耦合长度。关于ADC的模仿输入通道与数字输出通道之间的串扰，特别需求注重，由于数字信号的开关噪声可以终究靠PCB基材的介电耦合或地平面的电位动摇耦合到模仿通道，下降ADC的有用位数。
电源完好性是信号完好性的保证条件。高速数据收集体系中，ADC、FPGA和时钟发生器等器材对供电质量极为灵敏。电源分配网络（PDN）的规划方针是在从直流到数吉赫兹的频率范围内，将方针阻抗坚持在规划值以下。方针阻抗的核算公式为Z_target = ΔV / ΔI，其间ΔV为答应的纹波电压，ΔI为瞬态电流改变量。以某14位250兆赫兹ADC为例，其模仿供电答应纹波为10毫伏，瞬态电流改变量为200毫安，则方针阻抗为50毫欧。这在某种程度上预示着从芯片端看出去的PDN阻抗在整个频段内不能超越50毫欧，这对去耦电容的数量、品种和布局提出了极高要求。
去耦电容的布局战略对PDN功能有决议性影响。不同容值的电容器掩盖不同的频段——大容量电解电容掩盖千赫兹至百千赫兹频段，陶瓷电容掩盖百千赫兹至百兆赫兹频段，而封装和过孔的寄生电感决议了高频去耦的上限频率。每个去耦电容应尽或许接近芯片的供电引脚放置，衔接过孔应紧贴焊盘，走线长度尽量短。某数据收集板的优化事例标明，将0.1微法去耦电容从间隔芯片15毫米处移至5毫米处，一起添加一对接地过孔，200兆赫兹处的PDN阻抗下降了15dB，ADC输出的杂散水平明显改善。
时钟信号的质量对高速ADC的功能影响至关重要。时钟颤动直接转换为采样时刻的不确定性，等效为噪声叠加在量化噪声之上，下降体系的信噪比。时钟颤动对SNR的影响可由近似公式预算：SNR_jitter = -20log10(2π·f_analog·t_jitter)，其间f_analog为输入信号频率，t_jitter为时钟颤动的均方根值。关于250兆赫兹采样率的ADC，当输入信号频率为100兆赫兹时，若要坚持70dB以上的SNR，时钟颤动需操控在0.5皮秒以内。这一苛刻的要求使得时钟分配网络的信号完好性规划成为体系模块规划的要害难点。
时钟分配网络的规划需求从时钟源、分配途径和终端匹配三个环节精细管控。低颤动时钟发生器是体系时钟质量的源头，可选计划包含晶体振荡器、锁相环时钟发生器和直接数字频率合成器。关于要求亚皮秒级颤动的使用，低噪声晶体振荡器合作窄带锁相环是最佳挑选。时钟信号的分配应选用差分LVPECL或CML电平，在PCB上以受控阻抗差分对走线，终端匹配电阻尽量接近接纳端。需求十分留意的是，时钟走线应远离高速数字走线和开关电源走线，防止串扰引进额定的颤动重量。
时序剖析是高速数据收集体系模块规划的收尾环节，也是验证信号完好性规划有用性的要害步骤。树立时刻和坚持时刻是时序剖析的两个中心束缚。关于ADC与FPGA之间的高速并行接口，树立时刻裕量和坚持时刻裕量均需为正值且留有满足余量，典型要求是裕量不小于0.5纳秒。时序剖析需求细心考虑的要素包含：时钟走线推迟、数据走线推迟、发送端输出推迟、接纳端树立坚持时刻要求、以及一切途径上的工艺-电压-温度（PVT）改变。静态时序剖析东西可在规划阶段猜测时序裕量，但终究仍需经过实践丈量验证。
归纳而言，高速数据收集体系的信号完好性规划是一项需求体系思维和精细履行的工程使命。规划者应从传输线阻抗操控、串扰阻隔、电源完好性保证和时钟质量管控四个维度体系布局，在规划初期即树立仿真模型猜测信号完好性功能，在PCB布局阶段严格履行规划规矩，在制板完成后经过时域和频域丈量手法验证实践功能。只要贯穿规划全进程的信号完好性管控，才干保证高速数据收集体系到达芯片规格书许诺的功能水平。
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